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開発ソフトウェアISEラインアップ
ザイリンクス開発ソフトウェア
ISE シリーズ
回
路
図
入
力
論
理
合
成
IP
配置配線
HDL
シミュレータ
商品名
型名
ISE-Foundation (PC/WS)
US-ISE-FND-J
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ISE-Alliance
US-ISE-ALI-J
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ISE-WebPACK
無償ツール!!
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■色
は、アカデミックプライスの設定がございます。
サポートOS : Windows 2000, Windows XP, Windows Vista , Linux - RedHat 3/4/5, Solaris 2.9
※
ModelSimXE Starterは3000行の機能制限があります。
※
PowerPC,MicroBlazeなどのプロセッサー開発は、別途プロセッサー開発ツール"EDK"が必要となります。
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オプショナルソフトウェア
ChipScope Pro
(型名:UO-CSP-PRO)
・ザイリンクスオリジナルの内部ロジック・アナライザー。
・FPGAのロジック、システム・バス、及び内部プロセッサバスの検証・デバックが可能!! さらに、Agilant社製 FPGA Trace Port Analyzer (有償ツール)にてロングレンジの検証もサポート
ModelSim XE
(型名:DO-SIM-VHDL/VER-KEY/ETH/USB)
・HDLシミュレーター「ModelSim」のザイリンクス・エディション。
・安価なコストでHDLシミュレーターが導入可能。
「より高速にシミュレーションしたい場合」や「Virtex-II Pro/4/5などのRocket IOやPowerPCを
HDLシミュレーションする場合」にはModelSimの上位版などをご検討下さい。
EDK (Embedded Development Kit)
(型名:UO-EDK)
・ザイリンクスオリジナルのCPU設計開発ツール。
・Virtex-II Pro/Virtex-4/Virtex-5の「PowerPC」やソフトCPU「MicroBlaze」に対応。
System Generator for DSP
(型名:US-SYSGEN-4SL-PC)
MathWorks社「MatLab/simulink」用のザイリンクス開発セット。「MATLAB/Simulink」から容易にFPGAデータ生成を可能とする開発ツールです。
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サードパーティー開発支援ツール
ツール名
ベンダー
概 要
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論理合成
Synplify Pro
Synplicity
RTL 論理合成
Amplify Physical Optimizer
Synplicity
FPGA用フィジカル・シンセシス
Certify
Synplicity
ASICエミュレーション用に複数FPGAへの論理合成
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HDLシミュレーター
FPGA Advantage
Mentor Graphics
RTL 論理合成+HDLシミュレーション ModelSim SE
Active-HDL
Aldec
HDLシミュレーション(VHDL版/Verilog-HDL版/MixHDL版)
■
HDLチェッカー & フォーマル・ベリフィケーション
Identify
Synplicity
HDLレベル・ロジック・デバッカー
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HLL (High Level Language) デザイン
DK Design Suite
Celoxica
Handel-C より EDIF(for Xilinx)や VHDL(RTL)を出力
AccelFPGA
AccelChip
MathWorks社「MatLab / Simulink」の出力からRTLやテストベンチを生成するツール
Seamless CVE for Xilinx Virtex-II Pro
Mentor Graphics
Xilinx Virtex-II Pro用ハードウェア/ソフトウェア協調検証(C / C++ / VHDL / Verilog-HDL)
CoCentric System Studio
Synopsys
ハードウェア/ソフトウェア協調設計プラットフォーム(C / SystemC / VHDL / Verilog-HDL)
■色
は、アカデミックプライスの設定がございます。
各ツールの詳細は各社のホームページなどをご参照下さい。
<お問合せ先>
東京エレクトロン デバイス(株)
アカデミックコールセンター
【担当】北海道・東北エリア:中島 0120-362-016
【担当】福井・石川・富山・新潟・群馬・茨城エリア:菱田 0258-31-6271
【担当】東日本エリア:0120-502-254 【担当】西日本エリア:龍田 0120-062-852
お問合せフォーム>>
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